Đồ án Tổng quan về HDL, VHDL, Verilog và thiết kế bộ giải mã dùng verilog

MỤC LỤC  LỜI NÓI ĐẦU 4TỔNG QUAN VỀ HDL, VHDL, VERILOG VÀ THIẾT KẾ BỘ GIẢI MÃ DÙNG VERILOG 6PHẦN I: TỔNG QUAN VỀ HDL VERILOG. 61.1. Giới thiệu về HDL và verilog: 61.1.1. Lịch sử phát triển HDL: 61.1.2. Giới thiệu về HDLs: 71.1.3. Verilog HDL: 71.2. Ngôn ngữ đặc tả phần cứng (HDL): 81.3. Phương pháp luận thiết kế HDL: 91.3.1. Design spelification ( thiết kế ý niệm): 101.3.2. Thiết kế phân hoạch ( design partition): 111.3.3. Design Entry: 121.3.4. Mô phỏng và kiểm tra chức năng ( Simulation and function verification). 121.3.5. Thiết kế tích hợp và kiểm tra ( design integration and verification) 131.3.6. Presynthesis Sign – off: 131.3.7. Tổng hợp mức cổng và ánh xạ công nghệ (Gate – level synthesis and technology mapping) 131.3.8. Thiết kế sau tổng hợp ( Post – synthesis design validation): 141.3.9. Kiểm tra thời gian sau tổng hợp ( Post – synthesis timing verification): 151.3.10. Kiểm tra sản phẩm và mô phỏng lỗi ( test generation and fault simulation). 161.3.11. Sắp đặt và nối dây ( placement ang routing). 161.3.12. Kiểm tra vật lý và điện ( Physical and electrical design rule checks). 171.3.13. Loại bỏ ký sinh ( Parasitic extraction) 171.3.14. Design sign – off: 171.4. Mô hình cấu trúc và mô hình hành vi trong HDLs: 181.5. Những nguy hiểm trong thiết kế Verilog: 181.6. Mô hình cấu trúc cho mạch luận lý tổ hợp: 191.6.1. Mô hình mạch tổ hợp 191.6.2. Mô hình cấu trúc mạch tổ hợp 191.6.3. Verilog primitives 201.6.4. Mô hình cấu trúc trong Verilog 211.6.5. Module ports 221.6.6. Quy tắt trong Verilog 221.6.7. Thiết kế từ trên xuống (top-down) 221.6.8. Binary full adder 231.6.9. Thiết kế phân cấp và tổ chức mã nguồn 231.6.10. Mạch cộng 16-bit ripple carry 241.6.11. Cây phân cấp mạch cộng 16-bit ripple carry 251.6.12. Hiện thực mạch cộng 16-bit ripple carry 251.6.13. Vectors trong Verilog 261.7. Mô phỏng luận lý, kiểm chứng thiết kế và phương pháp luận kiểm tra 261.7.1. Các giá trị luận lý trong Verilog 261.7.2. Phương pháp luận kiểm tra 271.8. Thời gian trễ truyền lan 281.8.1. Thời gian trễ truyền lan 281.8.2. Các loại trễ lan truyền 291.9. Mô hình bảng sự thật cho mạch luận lý tổ hợp và tuần tự với verilog 291.9.1. Bảng sự thật trong verilog 29PHẦN II: TỔNG QUAN VỀ VHDL 302.1. Giới thiệu về ngôn ngữ mô tả phần cứng VHDL. 302.2. Cấu trúc một mô hình hệ thống mô tả bằng VHDL. 322.2.1. Thực thế (entity) của mô hình. 322.2.2. Kiến trúc của mô hình. 34PHẦN III: THIẾT KẾ BỘ GIẢI MÃ DÙNG VERILOG 363.1. Ví dụ 1: Thiết kế mạch giải mã 3 sang 8. 373.2. Ví dụ 2 : Thiết kế mạch giải mã 4 sang 16. 43KẾT LUẬN 48

MỤC LỤC

LỜI NÓI ĐẦU 4

TỔNG QUAN VỀ HDL, VHDL, VERILOG VÀ THIẾT KẾ BỘ GIẢI MÃ DÙNG VERILOG 6

PHẦN I: TỔNG QUAN VỀ HDL VERILOG. 6

1.1. Giới thiệu về HDL và verilog: 6

1.1.1. Lịch sử phát triển HDL: 6

1.1.2. Giới thiệu về HDLs: 7

1.1.3. Verilog HDL: 7

1.2. Ngôn ngữ đặc tả phần cứng (HDL): 8

1.3. Phương pháp luận thiết kế HDL: 9

1.3.1. Design spelification ( thiết kế ý niệm): 10

1.3.2. Thiết kế phân hoạch ( design partition): 11

1.3.3. Design Entry: 12

1.3.4. Mô phỏng và kiểm tra chức năng ( Simulation and function verification). 12

1.3.5. Thiết kế tích hợp và kiểm tra ( design integration and verification) 13

1.3.6. Presynthesis Sign – off: 13

1.3.7. Tổng hợp mức cổng và ánh xạ công nghệ (Gate – level synthesis and technology mapping) 13

1.3.8. Thiết kế sau tổng hợp ( Post – synthesis design validation): 14

1.3.9. Kiểm tra thời gian sau tổng hợp ( Post – synthesis timing verification): 15

1.3.10. Kiểm tra sản phẩm và mô phỏng lỗi ( test generation and fault simulation). 16

1.3.11. Sắp đặt và nối dây ( placement ang routing). 16

1.3.12. Kiểm tra vật lý và điện ( Physical and electrical design rule checks). 17

1.3.13. Loại bỏ ký sinh ( Parasitic extraction) 17

1.3.14. Design sign – off: 17

1.4. Mô hình cấu trúc và mô hình hành vi trong HDLs: 18

1.5. Những nguy hiểm trong thiết kế Verilog: 18

1.6. Mô hình cấu trúc cho mạch luận lý tổ hợp: 19

1.6.1. Mô hình mạch tổ hợp 19

1.6.2. Mô hình cấu trúc mạch tổ hợp 19

1.6.3. Verilog primitives 20

1.6.4. Mô hình cấu trúc trong Verilog 21

1.6.5. Module ports 22

1.6.6. Quy tắt trong Verilog 22

1.6.7. Thiết kế từ trên xuống (top-down) 22

1.6.8. Binary full adder 23

1.6.9. Thiết kế phân cấp và tổ chức mã nguồn 23

1.6.10. Mạch cộng 16-bit ripple carry 24

1.6.11. Cây phân cấp mạch cộng 16-bit ripple carry 25

1.6.12. Hiện thực mạch cộng 16-bit ripple carry 25

1.6.13. Vectors trong Verilog 26

1.7. Mô phỏng luận lý, kiểm chứng thiết kế và phương pháp luận kiểm tra 26

1.7.1. Các giá trị luận lý trong Verilog 26

1.7.2. Phương pháp luận kiểm tra 27

1.8. Thời gian trễ truyền lan 28

1.8.1. Thời gian trễ truyền lan 28

1.8.2. Các loại trễ lan truyền 29

1.9. Mô hình bảng sự thật cho mạch luận lý tổ hợp và tuần tự với verilog 29

1.9.1. Bảng sự thật trong verilog 29

PHẦN II: TỔNG QUAN VỀ VHDL 30

2.1. Giới thiệu về ngôn ngữ mô tả phần cứng VHDL. 30

2.2. Cấu trúc một mô hình hệ thống mô tả bằng VHDL. 32

2.2.1. Thực thế (entity) của mô hình. 32

2.2.2. Kiến trúc của mô hình. 34

PHẦN III: THIẾT KẾ BỘ GIẢI MÃ DÙNG VERILOG 36

3.1. Ví dụ 1: Thiết kế mạch giải mã 3 sang 8. 37

3.2. Ví dụ 2 : Thiết kế mạch giải mã 4 sang 16. 43

KẾT LUẬN 48

TÀI LIỆU LUẬN VĂN CÙNG DANH MỤC

TIN KHUYẾN MÃI

  • Thư viện tài liệu Phong Phú

    Hỗ trợ download nhiều Website

  • Nạp thẻ & Download nhanh

    Hỗ trợ nạp thẻ qua Momo & Zalo Pay

  • Nhận nhiều khuyến mãi

    Khi đăng ký & nạp thẻ ngay Hôm Nay

NẠP THẺ NGAY